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    一種薄膜電晶體，形成於一基板上。薄膜電晶體包含一閘極、一閘極絕緣層、一第一保護圖案、一第二保護圖案、一源極、一汲極、一半導體通道層，以及一鈍化層。閘極位於基板上，閘極絕緣層位於閘極與基板上，第一保護圖案與第二保護圖案位於閘極上方之閘極絕緣層上，源極位於閘極絕緣層與第一保護圖案上，且汲極位於閘極絕緣層與第二保護圖案上。半導體通道層位於閘極絕緣層、源極與汲極上。鈍化層位於半導體通道層、源極與汲極上。於源極往汲極之一延伸方向上，第一保護圖案之長度小於源極之長度，且第二保護圖案之長度小於汲極之長度。
    公开号:TW201310656A
    申请号:TW100131068
    申请日:2011-08-30
    公开日:2013-03-01
    发明作者:Chung-Tao Chen；Wu-Hsiung Lin；Po-Hsueh Chen
    申请人:Au Optronics Corp；
    IPC主号:H01L29-00
    专利说明:
    顯示面板之薄膜電晶體及其製作方法
    一種顯示面板之薄膜電晶體及其製作方法，尤指一種可維持臨界電壓穩定性之薄膜電晶體及其製作方法。
    隨著顯示技術的蓬勃發展，市場對於高解析度(high resolution)、低耗電(low power consumption)與高效能顯示(high performance display)有越來越多的需求，因此薄膜電晶體(Thin Film Transistor;TFT)在液晶顯示面板上所扮演的角色便日益重要。然而，以傳統製程方式所製作出的薄膜電晶體，常會遭遇到可靠度方面的問題，例如臨界電壓穩定性(threshold voltage stability; Vth stability)不佳，請參考第1圖。第1圖為習知液晶顯示面板之薄膜電晶體於特定惡化條件後所量到的通道電流(Ids)相對於(versus)閘極與源極間電壓差(Vgs)之關係圖。如第1圖所示，欲正常關閉(turn off)薄膜電晶體，必須讓Ids低於某個臨界值(例如10-9安培)之下。在特定的惡化條件(例如60℃,Vgs=-35V)下，設定幾組不同的stress時間，之後在汲極與源極間電壓差(Vds)為10V下的情況下，量測Ids與Vgs的關係。發現隨著stress時間越久(例如60秒、300秒、600秒，以及1000秒)，要讓Ids低於某個臨界值(例如10-9安培)之下，所需施加的Vgs絕對值就越大。也就是說，薄膜電晶體經過越久的惡化條件後，之後要再讓它關閉所需跨越的臨界電壓(Vth)絕對值就越高，即愈不容易用正常電壓來關閉，此即所謂的臨界電壓穩定性不佳的問題。
    造成臨界電壓穩定性不佳的原因，多半是由於在半導體通道層(semiconductor channel layer)與閘極絕緣層(gate insulating layer)之間的介面存在著許多缺陷(defect)或粗糙不平(roughness)，容易累積介面陷阱電荷(interface-trapped charge)所導致，請參考第2圖。第2圖為習知液晶顯示面板之薄膜電晶體的示意圖。如第2圖所示，薄膜電晶體100係形成於液晶顯示面板之基板1的上方。薄膜電晶體100包括閘極2位於基板1上；閘極絕緣層3位於閘極2與基板1上；源極4與汲極5位於閘極絕緣層3上；半導體通道層6，部分位於源極4與汲極5間之閘極絕緣層3上，且部分位於源極4與汲極5上；以及鈍化層7，位於半導體通道層6、源極4與汲極5上。由第2圖可知，因為在圖案化金屬層以形成源極4與汲極5的過程中，會傷害到閘極絕緣層3的表面，而導致半導體通道層6與閘極絕緣層3之間的介面產生許多缺陷或粗糙不平，而這也就是造成介面陷阱電荷累積的主因。
    本發明之目的之一在於提供一種顯示面板之薄膜電晶體及其製作方法，以維持薄膜電晶體的臨界電壓穩定性。
    為達上述目的，本發明提供一種薄膜電晶體，形成於基板上。薄膜電晶體包含閘極、閘極絕緣層、第一保護圖案、第二保護圖案、源極、汲極、半導體通道層，以及鈍化層。閘極位於基板上，閘極絕緣層位於閘極與基板上，第一保護圖案與第二保護圖案位於閘極上方之閘極絕緣層上，源極位於閘極絕緣層與第一保護圖案上，且汲極位於閘極絕緣層與第二保護圖案上。半導體通道層，部分位於源極與汲極間之閘極絕緣層上，且部分位於源極與汲極上。鈍化層，位於半導體通道層、源極與汲極上。其中於源極往汲極之一延伸方向上，第一保護圖案之長度小於源極之長度，且第二保護圖案之長度小於汲極之長度。
    為達上述目的，本發明另提供一種製作薄膜電晶體之方法，包含下列步驟。首先提供一基板，基板上形成一閘極。接著於基板上形成一閘極絕緣層並覆蓋閘極。之後於閘極絕緣層上形成一第一保護圖案、一第二保護圖案、一源極與一汲極，其中源極形成於第一保護圖案上，且汲極形成於第二保護圖案上。隨後於源極與汲極上，以及源極與汲極間之閘極絕緣層上形成一半導體通道層。最後於半導體通道層、源極與汲極上形成一鈍化層。其中於源極往汲極之一延伸方向上，第一保護圖案之長度小於源極之長度，且第二保護圖案之長度小於汲極之長度。
    為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
    請參考第3圖至第10圖。第3圖至第10圖為本發明第一較佳實施例之薄膜電晶體的製作方法示意圖。如第3圖所示，首先提供基板10，基板10上形成閘極20。接著於基板10上形成閘極絕緣層30並覆蓋閘極20，以及於閘極絕緣層30上形成第一保護層40。在本實施例中，閘極絕緣層30之材料可包括例如氮化矽(SiNx)、氧化矽(SiOx)、氧化鋁(Al2O3)或氧化釔(Y2O3)等，而第一保護層40之材料可包括銦錫氧化物(ITO)、銦鎵鋅氧化物(InGaZnO)、銦鋅氧化物(InZnO)、氧化銦(In2O3)或氧化鋅(ZnO)等，但不以此為限。接著，如第4圖所示，圖案化第一保護層40，使圖案化後之第一保護層40大體上對應於閘極20。
    隨後，如第5圖所示，於閘極絕緣層30與圖案化後之第一保護層40上形成金屬層50。金屬層50之材料可包括例如鈦/鋁/鈦(Ti/Al/Ti)或鉬(Mo)，但不以此為限。接著，如第6圖所示，對金屬層50進行圖案化以形成源極52與汲極54。圖案化金屬層50的方法可包括乾蝕刻(dry etching)之方式，例如利用氟(fluorine)或氯(chlorine)等離子(ion)將未被光阻層(圖未示)所覆蓋的金屬層50去除，以形成源極52與汲極54。在此過程中，位於源極52與汲極54間之閘極絕緣層30的表面係由圖案化後之第一保護層40所覆蓋，避免其表面受到進一步的傷害，因此，並無缺陷或粗糙不平的現象產生。
    第一保護層40之所以能提供閘極絕緣層30表面保護的效果，主要是由於金屬層50相對於第一保護層40的蝕刻選擇比(selectivity)較大的緣故。也就是說，在未被光阻層(圖未示)所覆蓋的金屬層50蝕刻的過程中，第一保護層40並不會被去除，因此覆蓋在第一保護層40下之閘極絕緣層30的表面便不至於受到傷害。
    如第7圖所示，接著去除未被源極52與汲極54覆蓋之圖案化後之第一保護層40，以形成第一保護圖案42與第二保護圖案44。其方法可包括以濕蝕刻(wet etching)之方式，例如利用草酸(oxalic acid)去除未被源極52與汲極54覆蓋之圖案化後之第一保護層40。由於第一保護層40相對於閘極絕緣層30的蝕刻選擇比較大，所以在去除未被源極52與汲極54覆蓋之圖案化後之第一保護層40的過程中，閘極絕緣層30的表面並不會受到傷害。
    隨後，如第8圖所示，於源極52與汲極54上，以及源極52與汲極54間之閘極絕緣層30上形成半導體層60，其中半導體層60之材料可包括例如銦鎵鋅氧化物(InGaZnO)、銦鋅氧化物(InZnO)、氧化鋅(ZnO)、鋅錫氧化物(ZnSnO)、氧化錫(SnO或SnO2)、併五苯(Pentacene)、併四苯(tetracene)或α,ω-二己基六聯噻吩(α,ω-Dihexylsexithiophene)等，但不以此為限。接著，如第9圖所示，對半導體層60進行圖案化以形成半導體通道層62。之後，如第10圖所示，於半導體通道層62、源極52與汲極54上形成鈍化層80，便完成本實施例之薄膜電晶體200的製作。
    請參考第11圖，並一併參考第10圖。第11圖為本發明之第一較佳實施例之薄膜電晶體的上視圖，而第10圖為第11圖於A-A’方向上的剖面示意圖。如第11圖所示，於薄膜電晶體之通道方向A-A’上或由源極往汲極延伸的方向上，第一保護圖案42之長度L1小於源極52之長度LS，且第二保護圖案44之長度L2小於汲極54之長度LD。因此，源極52部分與閘極絕緣層30接觸，部分與第一保護圖案42接觸；汲極54部分與閘極絕緣層30接觸，部分與第二保護圖案44接觸。由於源極52與閘極絕緣層30間的附著力(adhesion)相較於源極52與第一保護圖案42間的附著力佳，因此較不易發生金屬剝離(metal peeling)的現象。同理亦然，汲極54與閘極絕緣層30間的附著力相較於汲極54與第二保護圖案44間的附著力佳，因此也不易發生金屬剝離的現象。
    如第10圖所示，第一較佳實施例之薄膜電晶體200包含閘極20、閘極絕緣層30、第一保護圖案42、第二保護圖案44、源極52、汲極54、半導體通道層62，以及鈍化層80。閘極20位於基板10上，閘極絕緣層30位於閘極20與基板10上，第一保護圖案42與第二保護圖案44，位於閘極20上方之閘極絕緣層30上，源極52位於閘極絕緣層30與第一保護圖案42上，汲極54位於閘極絕緣層30與第二保護圖案44上，半導體通道層62部分位於源極52與汲極54間之閘極絕緣層30上，且部分位於源極52與汲極54上，鈍化層80位於半導體通道層62、源極52與汲極54上。如第11圖所示，於源極52往汲極54延伸的方向上，第一保護圖案42之長度L1小於源極52之長度LS，且第二保護圖案44之長度L2小於汲極54之長度LD。
    由上述可知，第一較佳實施例之薄膜電晶體200在半導體通道層62與閘極絕緣層30之間並無缺陷或粗糙不平的介面。這是因為在對金屬層50進行圖案化以形成源極52與汲極54的過程中，位於源極52與汲極54間之閘極絕緣層30的表面係由圖案化後之第一保護層40所覆蓋，避免了其表面受到進一步的傷害。
    本發明之薄膜電晶體並不以上述實施例為限，而可具有其他不同之實施型態。為了簡化說明並易於比較，在下文之本發明之其他較佳實施例中，對於相同元件沿用相同之符號表示，並僅對各實施例之相異處進行詳述。
    請參考第12圖至第14圖，並一併參考第3圖至第8圖。第3圖至第8圖以及第12圖至第14圖為本發明第二較佳實施例之薄膜電晶體的製作方法示意圖。接續前述第8圖之後，如第12圖所示，於半導體層60上形成第二保護層70，其中第二保護層70之材料可包括例如氮化矽(SiNx)、氧化矽(SiOx)、氧化鋁(Al2O3)、氧化釔(Y2O3)或氧化鈦(TiO2)，但不以此為限。如第13圖所示，對第二保護層70進行圖案化以形成第三保護圖案72，以及對半導體層60進行圖案化以形成一半導體通道層62。在本實施例中，第三保護圖案72與半導體通道層62對應設置，且可利用同一道光罩之圖案化製程定義出圖案。接著，如第14圖所示，於第三保護圖案72、源極52與汲極54上形成鈍化層80，便完成本實施例之薄膜電晶體300的製作。在形成鈍化層80之前先於半導體通道層62上形成對應的第三保護圖案72，其目的在於避免半導體通道層62與光阻層(圖未示)直接接觸，以維持薄膜電晶體300之電性穩定性。
    如同上述第一較佳實施例之薄膜電晶體200，本實施例之薄膜電晶體300於通道方向A-A’上或由源極往汲極延伸的方向上，第一保護圖案42之長度L1小於源極52之長度LS，且第二保護圖案44之長度L2小於汲極54之長度LD。此外，本發明之第一及第二較佳實施例之薄膜電晶體200,300，可具有以下數種不同之實施樣態。例如，第一保護圖案42與源極52之長度比(L1/LS)大體上介於0.1至0.5之間。例如，第二保護圖案44與汲極54之長度比(L2/LD)大體上介於0.1至0.5之間。例如，於通道方向A-A’或源極往汲極延伸方向之垂直方向上，第一保護圖案42之邊界與源極52之邊界大體上切齊，且第二保護圖案44之邊界與汲極54之邊界大體上切齊。
    如第14圖所示，第二較佳實施例之薄膜電晶體300包含閘極20、閘極絕緣層30、第一保護圖案42、第二保護圖案44、源極52、汲極54、半導體通道層62、第三保護圖案72，以及鈍化層80。閘極20位於基板10上，閘極絕緣層30位於閘極20與基板10上，第一保護圖案42與第二保護圖案44，位於閘極20上方之閘極絕緣層30上，源極52位於閘極絕緣層30與第一保護圖案42上，汲極54位於閘極絕緣層30與第二保護圖案44上，半導體通道層62，部分位於源極52與汲極54間之閘極絕緣層30上，且部分位於源極52與汲極54上，第三保護圖案72位於半導體通道層62與鈍化層80之間，且第三保護圖案72與半導體通道層62對應設置，鈍化層80位於半導體通道層62、源極52與汲極54上。如第11圖所示，於源極52往汲極54延伸的方向上，第一保護圖案42之長度L1小於源極52之長度LS，且第二保護圖案44之長度L2小於汲極54之長度LD。
    由上述可知，第一及第二較佳實施例之薄膜電晶體200,300在半導體通道層62與閘極絕緣層30之間並無缺陷或粗糙不平的介面，因此介面陷阱電荷不易累積，薄膜電晶體200,300得以維持臨界電壓穩定性。這是因為在對金屬層50進行圖案化以形成源極52與汲極54的過程中，位於源極52與汲極54間之閘極絕緣層30的表面係由圖案化後之第一保護層40所覆蓋，避免了其表面受到進一步的傷害，所以薄膜電晶體200,300得以維持臨界電壓穩定性。請參考第15圖。第15圖為本發明之第一及第二較佳實施例之薄膜電晶體於特定惡化條件後所量到的通道電流(Ids)相對於閘極與源極間電壓差(Vgs)之關係圖。如第15圖所示，欲正常關閉薄膜電晶體200,300，必須讓Ids低於某個臨界值(例如10-9安培)之下。在特定的惡化條件(例如60℃,Vgs=-35V)下，設定1000秒的stress時間，之後在汲極54與源極52間電壓差(Vds)為10V下的情況下，量測Ids與Vgs的關係。以經過1000秒stress與沒有經過stress的情況作比較，要讓Ids低於某個臨界值(例如10-9安培)之下，所需施加的Vgs絕對值差異不大。也就是說，薄膜電晶體200,300雖然經過長久的惡化條件，之後要再讓它關閉所需跨越的臨界電壓僅微幅增加，因此臨界電壓穩定性便得以維持。
    綜上所述，本發明之薄膜電晶體係利用保護層覆蓋位於源極與汲極間之閘極絕緣層的表面，以避免在對金屬層進行圖案化以形成源極與汲極的過程中其表面受到傷害，之後在半導體通道層與閘極絕緣層之間便不會有缺陷或粗糙不平的介面。因此介面陷阱電荷不易累積，薄膜電晶體得以維持其臨界電壓穩定性。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    1．．．基板
    2．．．閘極
    3．．．閘極絕緣層
    4．．．源極
    5．．．汲極
    6．．．半導體通道層
    7．．．鈍化層
    10．．．基板
    20．．．閘極
    30．．．閘極絕緣層
    40．．．第一保護層
    42．．．第一保護圖案
    44．．．第二保護圖案
    50．．．金屬層
    52．．．源極
    54．．．汲極
    60．．．半導體層
    62．．．半導體通道層
    70．．．第二保護層
    72．．．第三保護圖案
    80．．．鈍化層
    100．．．薄膜電晶體
    200．．．薄膜電晶體
    300．．．薄膜電晶體
    A-A’．．．半導體通道層之通道方向
    L1．．．第一保護圖案之長度
    L2．．．第二保護圖案之長度
    LS．．．源極之長度
    LD．．．汲極之長度
    第1圖為習知液晶顯示面板之薄膜電晶體於特定惡化條件後所量到的通道電流(Ids)相對於閘極與源極間電壓差(Vgs)之關係圖。
    第2圖為習知液晶顯示面板之薄膜電晶體的示意圖。
    第3圖至第10圖為本發明第一較佳實施例之薄膜電晶體的製作方法示意圖。
    第11圖為本發明之第一較佳實施例之薄膜電晶體的上視圖。
    第12圖至第14圖為本發明第二較佳實施例之薄膜電晶體的製作方法示意圖。
    第15圖為本發明之第一及第二較佳實施例之薄膜電晶體於特定惡化條件後所量到的通道電流(Ids)相對於閘極與源極間電壓差(Vgs)之關係圖。
    10．．．基板
    20．．．閘極
    30．．．閘極絕緣層
    42．．．第一保護圖案
    44．．．第二保護圖案
    52．．．源極
    54．．．汲極
    62．．．半導體通道層
    80．．．鈍化層
    200．．．薄膜電晶體
    权利要求:
    Claims (18)
    [1] 一種薄膜電晶體，係形成於一基板上，該薄膜電晶體包含：一閘極，位於該基板上；一閘極絕緣層，位於該閘極與該基板上；一第一保護圖案與一第二保護圖案，位於該閘極上方之該閘極絕緣層上；一源極，位於該閘極絕緣層與該第一保護圖案上；一汲極，位於該閘極絕緣層與該第二保護圖案上；一半導體通道層，部分位於該源極與該汲極間之該閘極絕緣層上，且部分位於該源極與該汲極上；以及一鈍化層，位於該半導體通道層、該源極與該汲極上；其中於該源極往該汲極之一延伸方向上，該第一保護圖案之長度小於該源極之長度，且該第二保護圖案之長度小於該汲極之長度。
    [2] 如請求項1所述之薄膜電晶體，其中該第一保護圖案與該源極之長度比介於0.1至0.5之間。
    [3] 如請求項1所述之薄膜電晶體，其中該第二保護圖案與該汲極之長度比介於0.1至0.5之間。
    [4] 如請求項1所述之薄膜電晶體，其中於該延伸方向之一垂直方向上，該第一保護圖案之一邊界與該源極之一邊界切齊，且該第二保護圖案之一邊界與該汲極之一邊界切齊。
    [5] 如請求項1所述之薄膜電晶體，其中該第一保護圖案與該第二保護圖案之材料包括銦錫氧化物、銦鎵鋅氧化物、銦鋅氧化物、氧化銦或氧化鋅。
    [6] 如請求項1所述之薄膜電晶體，另包含一第三保護圖案，位於該半導體通道層與該鈍化層之間，其中該第三保護圖案與該半導體通道層對應設置。
    [7] 如請求項6所述之薄膜電晶體，其中該第三保護圖案之材料包括氮化矽、氧化矽、氧化鋁、氧化釔或氧化鈦。
    [8] 一種製作薄膜電晶體之方法，包含：提供一基板；形成一閘極於該基板上；形成一閘極絕緣層於該閘極與該基板上；形成一第一保護圖案、一第二保護圖案、一源極與一汲極於該閘極絕緣層上，其中該源極係形成於該第一保護圖案上，且該汲極係形成於該第二保護圖案上；形成一半導體通道層於該源極與該汲極以及該源極與該汲極間之該閘極絕緣層上；以及形成一鈍化層於該半導體通道層、該源極與該汲極上；其中於該源極往該汲極之一延伸方向上，該第一保護圖案之長度小於該源極之長度，且該第二保護圖案之長度小於該汲極之長度。
    [9] 如請求項8所述之製作薄膜電晶體之方法，其中形成該第一保護圖案、該第二保護圖案、該源極以及該汲極之方法包括：形成一第一保護層於該閘極絕緣層上；圖案化該第一保護層；形成一金屬層於該閘極絕緣層與圖案化後之該第一保護層上；圖案化該金屬層以形成該源極與該汲極；以及去除未被該源極與該汲極覆蓋之圖案化後之該第一保護層，以形成該第一保護圖案與該第二保護圖案。
    [10] 如請求項9所述之製作薄膜電晶體之方法，其中上述圖案化該金屬層之步驟係以乾蝕刻之方式進行。
    [11] 如請求項9所述之製作薄膜電晶體之方法，其中上述去除未被該源極與該汲極覆蓋之圖案化後之該第一保護層之步驟係以濕蝕刻之方式進行。
    [12] 如請求項8所述之製作薄膜電晶體之方法，其中該第一保護圖案與該源極之長度比介於0.1至0.5之間。
    [13] 如請求項8所述之製作薄膜電晶體之方法，其中該第二保護圖案與該汲極之長度比介於0.1至0.5之間。
    [14] 如請求項8所述之製作薄膜電晶體之方法，其中於該延伸方向之一垂直方向上，該第一保護圖案之一邊界與該源極之一邊界大體上切齊，且該第二保護圖案之一邊界與該汲極之一邊界大體上切齊。
    [15] 如請求項8所述之製作薄膜電晶體之方法，其中該第一保護圖案與該第二保護圖案之材料包括銦錫氧化物、銦鎵鋅氧化物、銦鋅氧化物、氧化銦或氧化鋅。
    [16] 如請求項8所述之製作薄膜電晶體之方法，另包含於形成該鈍化層之前，先於該半導體通道層上形成一第三保護圖案，其中該第三保護圖案與該半導體通道層對應設置。
    [17] 如請求項16所述之製作薄膜電晶體之方法，上述形成該第三保護圖案係與上述形成該半導體通道層採用同一道光罩製程。
    [18] 如請求項16所述之製作薄膜電晶體之方法，其中該第三保護圖案之材料包括氮化矽、氧化矽、氧化鋁、氧化釔或氧化鈦。
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